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IRIGtimeM: IRIG-B主站IP核
![](http://www.intelnect.com/wp-content/uploads/2023/02/MDILink_QX035_GMSL_STP_2TAP_perspective_2022-02-15.png)
IRIGtimeM 在FPGA器件上实现兼容IRIG 200-04的时间同步主站。该IRIG-B主站IP旨在支持所有IRIG-B编码表达式以及DCLS和AM调制,以提供最大的灵活性。
此IRIG-B主站IP每秒生成IRIG-B帧,包括必选和可选的时间信息(秒、分钟、小时、天、年、控制功能和连续二进制秒数),具体取决于配置上所选择的IRIG-B时间代码。该IP能够支持自主操作,需要过多的配置。
以下Xilinx FPGA系列支持IRIG timeM:
- 7-Series (Zynq SoC, Spartan, Artix, Kintex, Virtex)
- Ultrascale (Kintex, Virtex)
- Ultrascale+ (Zynq MPSoC, Kintex, Virtex)
- Versal ACAP
![](https://www.hongconsys.com/wp-content/uploads/2020/07/IRIGtimeM_17.05_Vivado_17.01.png)
通过利用新的Xilinx Vivado工具,可以轻松地将其集成到你的FPGA设计中,该工具允许在图形用户界面中使用IP内核,并以简便的方式配置IP参数。
IRIGtimeM 主要特点:
- 符合IRIG 200-04的时间同步主站
- 支持DCLS和AM调制
- 支持所有IRIG-B编码表达式,包括年份信息、控制功能和直线二进制秒
- 输出类型(IRIG-B时间码)可在实施前和运行中配置
- 精确的IRIG-B输出,以提供纳秒级精度
- IP初始设置的32位时间戳输入
- 定期脉冲输出用于测试
IRIGtimeM IP内核框图如下图所示:
![](https://www.hongconsys.com/wp-content/uploads/2020/07/IRIGtimeM_17.05_diagram.png)