10G 网管以太网交换机 - 虹科智能互联

10G 网管以太网交换机IP核

10G网管以太网交换机（MES）IP内核具有一个全速的、无HOL效应的任意交叉矩阵，可在所有端口之间进行连续传输。它支持多达32个具有不同线速的端口。交换机采用了一种存储与转发的方法，以全面满足以太网标准政策关于帧完整性校验。

内部微结构包括破坏性增强功能，即使在关键用例中也可确保交换机可靠运行。例如，虚拟输出队列组合的镜像MAC表允许以最大数据吞吐量同时访问矩阵。IP不请求任何外部存储器。

10G MES是一种多速（100M/1G/2.5G/5G/10Gs）交换机IP，并支持IEEE 1588 V2透明时钟功能。此功能会修改 PTP 事件消息，并考虑通过交换机所花费的时间。该方案通过补偿整个网络的交付差异来提高分发准确性。具体来说，10G MES还通过让每个端口使用独立的硬件来支持IEEE 1588 V2 One Step 透明时钟对等（P2P）功能。此功能不仅可以补偿停留时间，还可以补偿每个链接的延迟。

该IP包括用于以太网PHY设备的MII/GMII/RGMII本机接口，并且可以与Xilinx IP组合以支持RMII/SGMIIQ/SGMII和USXGMII等接口。它还提供一个AXI4-Stream接口，以简化与其他IP内核（如SAS crypt）的连接，从而实现线速安全性。

用于Xilinx Vivado工具的10G网管以太网交换机IP内核

10G网管以太网交换机IP被全面集成在Xilinx Vivado IPI工具上。该图形界面允许从高层级视点配置IP的通用参数。由于在合成时间具有这种灵活性，因此在给定应用程序和设备的功能和端口方面获得优化的实现是可行的。此外，可以使用任何HDL语言直接实例化IP。

10G网管以太网交换机 IP内核的主要功能：

接口

全双工100M/1G/2.5G/5G/10G以太网接口
可配置从3个到32个以太网端口
MII/RMII/GMII/RGMII/SGMII/QSGMII/USXGMII物理层设备（PHY）接口
每个端口支持不同的数据速率
铜缆和光纤介质接口：100M/1G/2.5G/5GBase-T，100MBase-FX，1GBase-X，10GBase-SR，10GBase-LR，10GBase-BX

交换

具有自动MAC地址学习和老化功能的动态MAC表
静态MAC表
巨型帧管理
基于以太网的交换
端口镜像
广播/多播风暴防护
每端口速率限制（广播、多播和单播流量）

时间同步

IEEE 1588v2无状态透明时钟功能（P2P–第2层/E2E–第2层）
兼容SoC-e IEEE 1588 IP核（1588Tiny，PreciseTimeBasic）

流通管理

多播帧过滤
交换端口掩码：用户定义的帧到具体端口的转发
基于端口的VLAN支持
服务质量(QoS)
- 优先级（PCP-802.1p，DSCP TOS，以太类型）

IEEE 802.1X EAPOL硬件处理
DSA（分布式交换结构）标记：使用DSA的理想情况是以太网交换机支持“交换机标签”，这是一项硬件功能使交换机为每个以太网帧插入一个特定标签，该帧从特定端口接收以帮助管理接口确定：
- 该帧来自哪个端口
- 转发此帧的原因是什么
- 如何将CPU发起的流量发送到特定端口

配置

MDIO，UART，AXI4-Lite或CoE（以太网配置）管理接口
以太网配置（COE）：通过连接到CPU的同一以太网链路全面访问内部寄存器
购买IP内核时提供驱动程序

冗余协议

M/RSTP（需要软件堆栈）
- 对M/RSTP的硬件支持
- IP内核随附的Linux参考M/RSTP堆栈
- 提供Posix兼容的RSTP堆栈

支持的 Xilinx FPGA 系列和评估板

我们的 TGES IP 内核可部署在以下 Xilinx 系列中。您可以在以下链接中找到不同的 Xilinx 产品表和选择指南：

7-Series (Zynq SoC, Spartan, Artix, Kintex, Virtex)
Ultrascale (Kintex, Virtex)
Ultrascale+ (Zynq MPSoC, Kintex, Virtex)
Versal ACAP

参考设计支持的板：

在硬件平台方面，我们在 SoC-e 还开发了系统级模块( SoM )，可以为我们的 IP 内核的预加载设计提供这些模块。在这种情况下，我们的 SoM 是专门为网络应用开发的。我们有基于 7 系列、Ultrascale 或 Ultrascale+ Xilinx FPGA 系列的 SoM。

对于我们的 10G 以太网交换机，我们推荐以下硬件：