SOC-E SocTek系列

精确时间基础IP核 IEEE1588v2普通和边界时钟

SOC-E SocTek系列PreciseTime Basic 是符合 IEEE1588-2008 v2 标准的 Xilinx FPGA 时钟同步 IP 内核。它能够准确地为 IEEE 1588 报文添加时间戳，并提供兼容的计时器。所有这些过程都由硬件模块执行。

SOC-E SocTek系列PreciseTime Basic IP 由不同的硬件和软件元素组成：

  • 硬件时间戳单元 （TSU），能够对 IEEE 1588 事件消息进行精确时间戳，并提供亚微秒精度的可调计时器。事实上，SOC-E SocTek系列PreciseTimeBasic 提供了两个版本的 TSU：PTB TSU 和 PTBLite TSU。
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产品资料

SOC-E SocTek系列PreciseTime Basic IP 由不同的硬件和软件元素组成：

  • 硬件时间戳单元 （TSU），能够对 IEEE 1588 事件消息进行精确时间戳，并提供亚微秒精度的可调计时器。事实上，SOC-E SocTek系列PreciseTimeBasic 提供了两个版本的 TSU：PTB TSU 和 PTBLite TSU。
  • 软件 PTP 参考设计。 SOC-E提供了一个 Linux 内核补丁，允许使用 Linux PTP 硬件时钟 （PHC） 子系统访问 TSU。还提供了具有附加功能的开源 LinuxPTP 软件堆栈的修改版本。由于其模块化设计，移植到其他操作是可行的。

PTB TSU 被设计为连接到 MAC 和 PHY 之间的介质独立接口 （[G]MII），解析所有以太网帧并检查哪些帧是 IEEE 1588。

PTBLite TSU 利用 Zynq GMAC 中包含的 PTP 解析器来提供使用较少 FPGA 资源的 TSU，但 PS GMAC 上的 IEEE 1588 硬连线逻辑施加了一些限制。

通信接口

  • MAC & PHY 接口：
    • 集成 10M/100M/1000M MAC
    • 可根据应用需求配合各种 PHY 接口类型（如 MII、GMII、RGMII），支持 10/100 Mbps 和 1 Gbps 速率
  • SGMII / QSGMII 兼容性： 通过内部基于 GMII 的连接，分别与 AMD LogiCORE™ SGMII IP 核和 LogiCORE™ QSGMII IP 核无缝兼容
  • AXI-Stream 接口： 可配置 AXI-Stream 接口以支持多种数据速率，例如 1000/10000/25000 Mbps AXI-S 接口，数据位宽为 64 bits @ 156.25 MHz

时间同步

  • ToD 时钟输出： 提供 32 位纳秒与 32 位秒的 ToD PTP 时钟输出
  • 脉冲输出：
    • 提供 1 秒脉冲（1PPS）输出。
    • 提供 1 个频率可调的脉冲输出（支持 1kHz / 2kHz / 4kHz / 8kHz / 16kHz / 32kHz）
  • 网络层支持： 支持 Layer-2（PTP over Ethernet）与 Layer-3（PTP over UDP）
  • 事件与告警：
    • 支持事件时间戳标记（最多可同时处理 4 个不同事件）。
    • 支持告警检测（最多可同时检测 4 个不同告警）

网络管理与监控

  • 提供按端口的 MAC 统计信息，用于管理与调试
  • 提供 AXI4-Lite 管理接口，用于访问控制和统计寄存器

技术支持、验证与交付物

  • 技术支持（Technical Support）
    • IP 授权中包含技术支持包，确保客户在产品开发和系统集成阶段能够与经验丰富的技术支持工程师建立直接沟通渠道。
  • 验证（Verification）
    • 所有 IP 核均经过严苛测试、硬件验证及真实环境验证，并采用以下三阶段验证流程：
    • 实体/面向模块的仿真（Entity / Block-oriented simulation）
    • 全局仿真（Global-oriented simulation）
    • 板载硬件验证（In-hardware validation）
  • 交付物（Deliverables）
    • 加密 / 源码 RTL 代码
    • 软件组件：驱动程序、配置 API 及软件协议栈
    • 相关文档（IP Core 数据手册）
    • （可选）AMD Vivado™ 设计套件示例设计

支持的 Xilinx FPGA 系列和评估板

以下 Xilinx FPGA 系列可支持SOC-E SocTek系列 PreciseTimeBasic：

它旨在通过利用新的 Xilinx Vivado 工具轻松集成到您的 FPGA 设计中，该工具允许在图形用户界面中使用 IP 核并以简单的方式配置 IP 参数。

在 IEEE 1588 系统中获得的最终精度取决于许多因素（本地时钟的频率和质量、时间戳在数据链中的位置等）。作为参考，下图显示了由 Commercial Grandmaster 设备生成的 PPS 与由 Zedboard Avnet Devopment T平台生成的 PPS 之间的测量误差，该平台在 ARM 处理器中运行 LinuxPTP 软件堆栈，并使用 PreciseTimeBasic 进行硬件辅助时间戳 （+/- 50 ns）。

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